MARC

 008011207s1998        us                        000a    eng
■020    ▼a0-7923-8115-7
■0801  ▼a621.382
■082    ▼a621.392▼bC678v▼223
■090    ▼a621.392▼bC678v
■1000  ▼aCohen,  Ben
■24510▼aVHDL  Answers  to  Frequently  Asked  Questions/▼dBen  Cohen
■250    ▼a2
■260    ▼a영국:▼bKluwer  Academic  Pub,▼c1998
■300    ▼a384p.;▼c26cm
■505    ▼aPREFACE▼cxv▼aABOUT  THE  DISK▼cxix▼aNOTATION  CONVENTIONS▼aSymbols▼cxxv▼aSyntactic  Description▼cxxvi▼aACKNOWLEDGMENTS▼cxxvii▼aABOUT  THE  AUTHOR▼cxxviii▼a1.  LANGUAGE  ELEMENT▼c1▼a1.1  WHY  VHDL  FOR  DIGITAL  DESIGNS▼c4▼a1.2  SALIENT  POINTS  OF  CONCURRENT  STATEMENTS▼c600▼a1.3  GUARDED  SIGNAL  ASSIGNMENTS▼c1111▼a1.4  SIGNALS  AND  PORTS▼c1722▼a1.5  CONFIGURATIONS▼c2433▼a1.6  ARITHMETIC  ISSUES  AND  OPERATORS▼c3844▼a1.7  PACKAGE  STD_LOGIC_1164▼c4355▼a1.8  RANGE  CONSTRAINT  IN  TYPE  DEFINITION▼c5066▼a1.9  SHARED  VARIABLES▼c5077▼a2.  ARRAYS▼c5588▼a2.1  ARRAY  STRUCTURE  REPRESENTATIONS▼c5699▼a2.2  ARRAYS  --  LEGAL  OPERATIONS▼c5800▼a2.3  ARRAY  SLICES  AND  RANGES▼c6511▼a2.4  ARRAY  INITIALIZATION▼c6722▼a2.5  CONSTANT  ARRAYS  IN  CASE▼c7033▼a2.6  CONSTRAINED  AND  UNCONSTRAINED  ARRAYS▼c7144▼a2.7  MAPPING  ARRAYS  OF  DIFFERENT  SIZES▼c7455▼a2.8  UNCONSTRAINED  AGGREGATE  WITH  "OTHERS"▼c7566▼a2.9  ILLEGAL  ARRAY  TYPES▼c7877▼a3.  DRIVERS▼c8188▼a3.1  MULTIPLE  DRIVERS  -  CASE  1▼c8299▼a3.2  MULTIPLE  DRIVERS  -  CASE  2▼c9100▼a3.3  MULTIPLE  DRIVERS  ERROR  -  CASE  3▼c9211▼a3.4  MULTIPLE  DRIVERS  ERROR  -  COMPONENT▼c9322▼a4.  SUBPROGRAMS▼c9933▼a4.1  SIDE  EFFECTS  FROM  A  PROCEDURE▼c10044▼a4.2  GARBAGE  COLLECTION  OF  DYNAMICALLY  CREATED  OBJECTS▼c10655▼a4.3  ACCEPTABLE  TYPESIN  PARAMETER  LISTS  FOR  FUNCTION  CALLS▼c11066▼a4.4  FILES  DECLARATIONS  IN  PROCEDURES▼c11177▼a4.5  MULTIPLE  ACCESSES  OF  SAME  FILE▼c11388▼a4.6  FILE  ARRAY▼c11499▼a4.7  CONVERSION  FUNCTION  FROM  INTEGER  TO  TIME▼c11600▼a4.8  NORMALIZATION  IN  SUBPROGRAMS▼c11811▼a5.  PACKAGES▼c12122▼a5.1  CONVERTING  TYPED  OBJECTS  TO  STRINGS▼c12233▼a5.2  PRINTING  OBJECTS  FROM  VHDL▼c12644▼a5.3  MULTIPLE  INPUT  SIGNATURE  REGISTER(MISR)▼c13055▼a5.4  DESIGN  OF  A  LINEAR  FEEDBACK  SHIFT  REGISTER(LFSR)▼c13266▼a5.5  RANDOM  NUMBER  GENERATION▼c13777▼a5.6  DEFFERRED  CONSTANT  IN  PACKAGE  DECLARATION▼c13888▼a5.7  COMPLEX  NUMBERS  AND  OVERLOADED  OPERATORS▼c13899▼a5.8  IEEE  STANDARDS▼c14300▼a6.  MODELS▼c14511▼a6.1  LARGE  RAM  MODEL  FOR  SIMULATION.▼c14622▼a6.2  ZERO  OHM  RESISTOR  (WIRE,  BRIDGE)  MODEL▼c15933▼a6.3  ERROR  INDECTOR  MODEL▼c16344▼a6.4  TRANSFER  GATE  (SWITCH)▼c17855▼a7.  SYNTHESIS▼c18366▼a7.1  SUPPORTED/UNSUPPORTED  CONSTRUCTS  FOR  SYNTHESIS▼c18477▼a7.2  SYNTHESIS  SENSITINITY  RULES▼c18688▼a7.3  LATCH/REGISTER/COMBINATIONAL  LOGIC▼c18699▼a7.4  LATCH  INFERRACE  IN  FUNCTIONS▼c19300▼a7.5  VARIABLE  INITIALIZATION  AND  LIFETIME▼c19311▼a7.6  WAIT  STATEMENT▼c19522▼a7.7  DEFINING  SHIFT  REGISTERS  IN  SYNTHESIS▼c19733▼a7.8  REGISTER  FILE▼c19944▼a7.9  MULTIPLEXER  MODEL▼c20255▼a7.10  DEMULIPLEXER  MODEL▼c20366▼a7.11  BARREL  SHIFTER▼c20577▼a7.12  USE  OF  "DON'T  CARE"  IN  CASE  STATEMENT▼c20788▼a7.13  PARAMETERIZED  PRIORITY  ENCODER▼c21299▼a7.14  GENERATING  A  SYNCHRONOUS  PRECHARGE▼c22000▼a7.15    TECHNOLOGY  AND  VHDL  CODE  DESIGN▼c22311▼a7.16  SYNTHESIZING  TRI-STATES▼c22622▼a7.17  SUBELEMENT  ASSOCIATION▼c23033▼a7.19  ONE-HOT  ENCODING▼c23344▼a7.20  INSTANTIATING  SYNOPSYS  DESIGNWARE  COMPONENTS▼c23455▼a7.21  RESOURCE  SHARING▼c23566▼a7.22  APPLYING  DIGITAL  DESIGN  EXPERIENCES▼c23677▼a7.23  ADDRESS  RANGE  INDENTIFICATION  VIA  INFERRED  COMPARATOR▼c23888▼a7.24    PORT  MAPPING  TO  GROUND  OR  VCC▼c23999▼a7.25  BIT  REVERSAL▼c24000▼a7.26  HOW  TO  DESIGN  A  TIMER  IN  VHDL▼c24111▼a7.27  SPECIFYING  A  MULTIPLIER▼c24222▼a7.28  DEHAVIORAL  SYNTHESIS▼c24333▼a8.  DESIGN  VERIFICATION  AND  TESTBENCH▼c24544▼a8.1  VERIFICATION  PROCESSES▼c24655▼a8.2  FUNCTIONAL  VERIFICATION▼c24766▼a8.3  REGRESSION  TESTS▼c25077▼a8.4  FORMAL  VERIFICATION▼c25288▼a8.5  BUS  FUNCTIONAL  MODEL  (bfm)  MODELING▼c25499▼a8.6  APPLICATION  OF  MISR,  RANDOM,  LFSR  PARKAGES  FOR  AUTOREGRESSION▼c25700▼a8.7  STRENGTH  STRIPPER▼c26711▼a9.  POTPOURRI▼c26922▼a9.1  METHODS  TO  ENHANCE  SIMULATION  SPEED▼c27033▼a9.2  ACCESSING  SIGNALS  INTERNAL  TO  COMPONENTS▼c28544▼a9.3  TRANSFERRING  A  LINE  ONTO  A  SIGNAL▼c29355▼a9.4  TYPE  DECLARATION  IN  MULTIPLE  PACKAGES▼c29366▼a9.5  INTERNET  -  FREQUENTLY  ASKED  QUESTIONS▼c29477▼a9.6  VHDL  TEXT  EDITOR?▼c29488▼a9.7  VITAL▼c29599▼a9.8  BEHAVIORAL  MODELING▼c2960000▼a9.9  FINAL  VHDL  EXAM▼c2970101▼a10.  DESIGN  FOR  REUSE▼c3130202▼a10.1  DESIGN  PROCESSES  FOR  REUSABILITY▼c3140303▼a10.2  PARAMETERIZED,  REUSABLE  AND  READABLE  CODE▼c3160404▼a10.3  DECUMENTATION  OF  VHDL  DESIGNS▼c3310505▼aAPPENDIX  A:  VHDL'93  AND  CHDL'87  SYNTAX  SUMMARY▼c3410606▼aAPPENDIX  B  :  PACKAGE  STANDARD▼c3510707▼aAPPENDIX  C  :  PACKAGE  TEXTIO▼c3530808▼aAPPENDIX  D  :  PACKAGE  STD_LOGIC_1164▼c3550909▼aAPPENDIX  E  :  PACKAGE  STD_LOGIC_ARITH▼c3591010▼aAPPENDIX  E  :VHDL  PREDEFINED  ATTRIBUTES▼c3651111▼aBIBLIOGRAPHY▼c3691212▼aINDEX▼c3711313
■9500  ▼b＄120

Preview

Export

ChatGPT Discussion

AI Recommended Related Books