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VHDL 디지털회로설계 : FPGA 활용
VHDL 디지털회로설계 : FPGA 활용
Detailed Information
- 자료유형
- 단행본
- ISBN
- 8995879327
- UDC
- 621.382
- DDC
- 621.392 강97v-23
- 청구기호
- 621.392 강97v
- 서명/저자
- VHDL 디지털회로설계 : FPGA 활용 / 강희훈, 유지상, 윤중근, 나희수, 이영석 공저
- 발행사항
- 서울 : INFINITY BOOKS, 2007
- 형태사항
- 657p. : 삽도 ; 26cm
- 내용주기
- 완전내용제1편 자일링스 웹팩 활용완전내용Chapter 1. PLD와 구현도구완전내용1. 프로그래밍 가능한 소자들부분내용15완전내용2. 설계 과정부분내용26완전내용3. Xilinx Webpack ISE을 이용한 설계 흐름부분내용31완전내용4. 자이링스 웹팩 개요부분내용43완전내용Chapter 2. 자이링스 웹팩 ISE완전내용0. 자이링스 웹팩 다운로드부분내용48완전내용1. Xilinx Webpack ISE부분내용49완전내용2. 설치하기부분내용5700완전내용3. 프로젝트 네비게이터 인터페이스부분내용7011완전내용4. 합성 도구 개요부분내용7722완전내용Chapter 3. 텍스트 편집기33완전내용1. 텍스트 편집기 시작하기부분내용7844완전내용2. 프로젝트에 새로운 VHDL 소스 추가부분내용8055완전내용3. 텍스트 편집기 도구부분내용8266완전내용Chapter 4. 스케메틱 편집기77완전내용1. 스케메틱 편집기 시작하기부분내용8788완전내용2. 프로젝트에 소스 추가부분내용8999완전내용3. 스케메틱 편집기의 메뉴바, 툴바 사용부분내용10000완전내용4. 시뮬레이션 수행하기부분내용11011완전내용5. 모델심을 이용한 시뮬레이션 수행부분내용12022완전내용Chapter 5. KOT-1200의 Training Kit의 개요33완전내용1. KOT-1200의 특징부분내용12644완전내용2. 전체 블록도 및 핀 배치도부분내용12855완전내용3. 입출력 기능부분내용13866완전내용Chapter 6. 자이링스 웹팩을 이용한 설계개요77완전내용1. 7-세그먼트 디코더부분내용15188완전내용Chapter 7. 텍스트 편집기를 이용한 설계99완전내용1. VHDL를 이용한 논리 회로 설계 과정부분내용16200완전내용2. VHDL 문법 체킹부분내용16711완전내용3. VHDL 오류 수정부분내용16922완전내용4. 설계한 논리 회로 합성부분내용17133완전내용5. FPGA에 논리 회로 구현부분내용17344완전내용6. 구현 확인부분내용17555완전내용7. 합성된 논리 회로의 입출력 단자 할당부분내용17766완전내용8. 칩 보기부분내용18377완전내용9. 비트스트림 생성부분내용18988완전내용10. 비트스트림 다운로드부분내용19099
- 가격
- 25,000
- Control Number
- gtec:23581
MARC
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